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| visionTRACE La familia visionTRACE de Wind River provee soluciones para obtener trazas, de bajo coste, que permiten reconstruir la ejecución del software. Estas soluciones utilizan información suministrada por la CPU durante la ejecución, que incluye accesos a código y datos desde las caches internas o desde memoria externa. La cantidad y el tipo de información es función de las capacidades provistas en la propia CPU. Por ejemplo, el IBM 405 y el MIPS EJTAG 1.5.3 y 2.5 proveen información relativa a la ejecución de código. Las CPUes ColdFire de Motorola además incluyen información relativa al acceso a datos, con lo cual se puede trazar la modificación de las variables además de la ejecución del código. Las capacidades Nexus de Motorola, en la familia MPC56X, van aún más allá que las de la familia ColdFire, permitiendo también la monitorización en tiempo real de las modificaciones de los datos a través del interfaz Nexus READI. En cualquier caso, la información provista por la CPU no se ve afectada por la habilitación de las caches de datos y de instrucciones. Utilizando esta funcionalidad visionTRACE es capaz de describir precisamente la secuencia del código que está siendo ejecutado en la CPU aún en situaciones donde la CPU accede a código y dato desde las caches internas sin crear ningún ciclo externo de bus. Las funciones del visionTRACE son una extensión escalable del visionICE II. Proveen control de la ejecución y traza de la ejecución a través de una conexión al “target” simplificada, dependiente del procesador. Los procesadores ColdFire de Motorola utilizan un único conector de 26 pines que combina el control de ejecución y la información de la traza. IBM define dos métodos de conexión: 1) un único Mictor de 38 pines que combina el control de ejecución y la traza y 2) dos conectores separados, uno de 16 pines para la conexión de control de ejecución y otro de 20 pines para la conexión de la traza. En el caso de los PowerPC de Motorola Nexus Class III, la traza está soportada con dos posibles configuraciones diferentes, 1) conexión de 40 pines y 2) conexión de 50 pines. Arquitecturas de procesadores “target” soportadas:
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